平成１８年（行ケ）第１０４８５号審決取消請求事件

主文

１ 特許庁が無効２００５－８０１７２号事件について平成１８年９月１５日にした審決を取り消す。

２ 訴訟費用は被告の負担とする。

事実及び理由

第１　請求

主文と同旨

第２　事案の概要

被告は，後記特許の特許権者であるが，原告において上記特許の請求項１（訂正前）について無効審判請求をしたところ，特許庁が平成１７年１１月２８日付けでこれを無効とする旨の審決（第１次審決）をしたことから，被告が当庁に第１次審決の取消しを求める訴訟を提起した。その後被告が，上記特許につき訂正審判請求をしたことから，当庁が平成１８年４月１４日付けで特許法（以下「法」という）１８１条２項に基づく審決取消しの決定をしたので，特許庁において再び上記無効審判請求の当否について審理されることになった。そして特許庁は，平成１８年９月１５日付けで第１次審決の結論とは逆に，無効審判請求不成立の審決（第２次審決）をしたことから，原告がその取消しを求めたのが本件訴訟である。

第３　当事者の主張

１ 請求の原因

(1) 特許庁等における手続の経緯

ア 被告は，優先権主張日を平成２年７月６日（日本国）として，平成３年１月２８日，名称を「半導体記憶装置」とする発明について特許出願（特願平３－８７１３号）をし，平成１０年３月１３日，特許庁から特許第２７５８５０４号として設定登録を受けた（請求項１～９。甲１０。以下「本件特許」という。)

ところが原告から，本件特許の請求項１につき特許無効審判請求がなされたので，特許庁はこれを無効２００５－８０１７２号事件として審理した上，平成１７年１１月２８日「特許第２７５８５０４号の請求項１に係る発明についての特許を無効とする。」旨の審決（甲１１。第１次審決）をした。

イ　これに対し被告から審決取消訴訟が提起され，当庁（平成１８年（行ケ）第１０００５号）で審理したところ，被告から平成１８年４月４日付けで本件特許につき訂正審判請求（訂正２００６－３９０４６号。請求項を１ないし１１等とすることを内容とするもの。以下「本件訂正」ということがある。乙５）がされたことから，当庁は平成１８年４月１４日，法１８１条２項により，上記審決を取り消す決定をした。

ウ　そこで，特許庁で，上記無効２００５－８０１７２号事件について再び審理され，法１３４条の３第５項により上記訂正審判請求書が訂正請求書とみなされたところ，特許庁は，平成１８年９月１５日「訂正を認める。本件審判の請求は，成り立たない」旨の審決をし，その謄本は平成１８年９月２７日原告に送達された。

(2) 本件訂正前発明の内容

本件訂正前の特許請求の範囲は，請求項１～９から成るが（以下この請求項を「旧請求項」という。），その内容は，次のとおりである（甲１０ 。）

【請求項１】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。

【請求項２】複数の感知増幅器駆動回路は，記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。

【請求項３】複数の感知増幅器駆動回路は，感知増幅器の配置領域内に配置している請求項１記載の半導体記憶装置。

【請求項４】複数の感知増幅器駆動回路は，記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。

【請求項５】第１および第２の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする請求項１記載の半導体記憶装置。

【請求項６】第１および第２の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする請求項１記載の半導体記憶装置。

【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項１または請求項６記載の半導体記憶装置。

【請求項８】第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする請求項１記載の半導体記憶装置。

【請求項９】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項１または請求項８記載の半導体記憶装置。

(3) 本件訂正の内容

本件訂正の内容は，以下のとおりである（下線は訂正部分。ただし，訂正事項９以下においては下線省略。）

ア　訂正事項１

特許請求の範囲の「【請求項１】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」を，「【請求項１】第１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し，複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正する。

イ　訂正事項２

特許請求の範囲の「【請求項５】第１および第２の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする請求項１記載の半導体記憶装置」を，「【請求項５】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする半導体記憶装置」と訂正する。

ウ　訂正事項３

特許請求の範囲の「【請求項６】第１および第２の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする請求項１記載の半導体記憶装置」を，「【請求項６】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする半導体記憶装置」と訂正する。

エ　訂正事項４

特許請求の範囲の「【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項１または請求項６記載の半導体記憶装置」の一部を，「【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項６記載の半導体記憶装置」と訂正する。

オ　訂正事項５

特許請求の範囲の「【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項１または請求項６記載の半導体記憶装置」の一部を，「【請求項８】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする半導体記憶装置」と訂正する。

カ　訂正事項６

特許請求の範囲の「【請求項８】第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする請求項１記載の半導体記憶装置」を，

「【請求項９】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」と訂正する。

キ　訂正事項７

特許請求の範囲の「【請求項９】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項１または請求項８記載の半導体記憶装置」の一部を，

「【請求項１０】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項９記載の半導体記憶装置」と訂正する。

ク　訂正事項８

特許請求の範囲の「【請求項９】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項１または請求項８記載の半導体記憶装置」の一部を，

「【請求項１１】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装置」と訂正する。

ケ　訂正事項９

発明の詳細な説明・段落【００１３】の「【課題を解決するための手段】請求項１記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする」を，

「【課題を解決するための手段】請求項１記載の半導体記憶装置は，第１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し，複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする」と訂正する。

コ　訂正事項１０

発明の詳細な説明・段落【００１４】の「請求項２記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回路を，記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項３記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回路を，感知増幅器の配置領域内に配置している。請求項４記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回路を，記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項５記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，第１および第２の配線群が少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項６記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，第１および第２の配線群が記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項７記載の半導体記憶装置は，請求項１または請求項６記載の半導体記憶装置において，第２の配線群が第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項８記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項９記載の半導体記憶装置は，請求項１または請求項８記載の半導体記憶装置において，複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする」を，「請求項２記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回路は，記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項３記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回路は，感知増幅器の配置領域内に配置している。請求項４記載の半導体記憶装置は，請求項１記載の半導体記憶装置において，複数の感知増幅器駆動回路は，記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している。請求項５記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする。請求項６記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする。請求項７記載の半導体記憶装置は，請求項６記載の半導体装置において，第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項８記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする。請求項９記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする。請求項１０記載の半導体記憶装置は，請求項９記載の半導体記憶装置において，複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする。請求項１１記載の半導体記憶装置は，第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする」と訂正する。

(4) 本件訂正後発明の内容

本件訂正後の特許請求の範囲は，上記(3)のとおり請求項１～１１から成るが（以下この請求項を「新請求項」という。），その内容を整理すると，次のとおりである（以下，このうち請求項１に係る発明を「訂正発明」という。下線は訂正部分。乙５ ）

【請求項１】第１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し，複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。

【請求項２】複数の感知増幅器駆動回路は，記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。

【請求項３】複数の感知増幅器駆動回路は，感知増幅器の配置領域内に配置している請求項１記載の半導体記憶装置。

【請求項４】複数の感知増幅器駆動回路は，記憶素子領域のワード線の電位変化を速くする手段が配置された領域をビット線方向に延在させて感知増幅器列と交差する領域に配置している請求項１記載の半導体記憶装置。

【請求項５】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は少なくとも接地線および電源線の何れか一方であることを特徴とする半導体記憶装置。

【請求項６】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１および第２の配線群は記憶素子領域および感知増幅器上に形成されていることを特徴とする半導体記憶装置。

【請求項７】第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする請求項６記載の半導体記憶装置。

【請求項８】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第２の配線群は第１の配線群と絶縁状態で形成され，前記第１の配線群と前記第２の配線群間を等電位のもの同士でスルーホール部を介して電気的に接続したことを特徴とする半導体記憶装置。

【請求項９】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，第１の配線群を感知増幅器列の方向と同一方向に形成し，複数の感知増幅器駆動回路に前記第１の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置。

【請求項１０】複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする請求項９記載の半導体記憶装置。

【請求項１１】第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群間を等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給し，複数の感知増幅器駆動回路が共通の感知増幅器駆動線に接続されていることを特徴とする半導体記憶装置。

(5) 審決の内容

ア　審決の内容は，別添審決写しのとおりである。

その要点は，本件訂正を認めた上，特許無効審判請求人たる原告主張の下記無効理由１ないし３は，いずれも認めることはできないから，訂正発明は無効とすべきものではない，としたものである。

記

(ア)無効理由１：訂正発明は特開平２－３１４６号公報（甲１。以下「引用例」といい，これに記載された発明を「引用発明」という。）と同一であるから，法２９条１項３号に違反する。

(イ)無効理由２：訂正発明は上記引用例に基づいて当業者が容易に発明をすることができたから，法２９条２項に違反する。

(ウ)無効理由３：訂正発明は特願平２－１２１３３４号の願書に添付された明細書及び図面（甲２。以下「先願明細書」といい，これに記載された発明を「先願発明」という。）と同一であるから，法２９条の２に違反する。

イ　なお審決は，引用発明の内容，同発明と訂正発明との一致点及び相違点を，次のとおり認定した。

＜引用発明の内容＞

第１の方向に配置された３組の共通接続配線（６1～６3 と７1～７3，６4～６6 と７4～７6 ，６7 ～６9と７7～７9 ）であって，メモリセルアレイの外部に配置された２組の共通接続配線（６1～６3 と７1～７3 ，６4 ～６6 と７4 ～７6 ）及びメモリセルアレイの内部に配置された１組の共通接続配線（６7～６9 と７7～７9 ）と，前記第１の方向に交差する第２の方向に配置された４組のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φSAP，φSAN であって，４つのセンスアンプ部（４1 ，４2 ，４3 ，４4 ）の各々の内部に１組ずつ配置されたｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φSAP，φSANとを有し，前記３組の共通接続配線（６1 ～６3 と７1～７3 ，６4～６6 と７4～７6,６7 ～６9 と７7～７9）のうちの３本の共通接続配線（６1 ～６3 ，６4～６6，６7 ～６9）と前記４組のセンスアンプ駆動用電源線φSAP，φSAN のうちの４本のｐチャネル側センスアンプ駆動用電源線φＳＡＰ とが電気的に接続され，前記３組の共通接続配線（６1～６3 と７1～７3，６4～６6 と７4 ～７6，６7 ～６9 と７7～７9 ）のうちの残りの３本の共通接続配線（７1 ～７3 ，７4～７6 ，７7 ～７9 ）と前記４組のセンスアンプ駆動用電源線φSAP，φSANのうちの４本のｎチャネル側センスアンプ駆動用電源線φSAN とが電気的に接続されており，さらに，センスアンプの活性時に前記ｐチャネル側センスアンプ駆動用電源線φSAOを電源電圧ＶCCに，前記ｎチャネル側センスアンプ駆動用電源線φSANを接地電圧ＶSSに，それぞれ短絡するセンスアンプ駆動用電源クロックの発生およびイコライズ回路と，各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰ との間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと，前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φSAN との間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備えたことを特徴とする半導体記憶装置。

＜一致点＞

「第１の方向に複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的に接続し，複数の回路を各感知増幅器列に対してそれぞれ配置し，前記複数の回路に前記第１および第２の配線群から電源供給したことを特徴とする半導体記憶装置」である。

＜相違点１＞

訂正発明においては「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」ているのに対して，引用発明においては，「第１の方向に配置された３組の共通接続配線（６1～６3 と７1～７3 ，６4 ～６6 と７4～７6 ，６7 ～６9 と７7～７9 ）であって，メモリセルアレイの外部に配置された２組の共通接続配線（６1～６3と７1～７ ，６4 ～６6 と７4～７6 ）及びメモリセルアレイの内部に配置された１組の共通接続配線（６7～６9と７7～７9）と」，「前記第１の方向に交差する第２の方向に配置された４組のｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φSAP，φSANであって，４つのセンスアンプ部（４1 ，４2 ，４3，４4 ）の各々の内部に１組ずつ配置されたｐチャネル側及びｎチャネル側センスアンプ駆動用電源線φSAP，φSAN とを有」している点。

＜相違点２＞

訂正発明においては「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して，引用発明においては「前記３組の共通接続配線（６1 ～６3 と７1～７3，６4 ～６6 と７4～７6, ６7 ～６9 と７7～７9 ）のうちの３本の共通接続配線（６1～６3 ，６4 ～６6 ，６7 ～６9 ）と前記４組のセンスアンプ駆動用電源線φSAP，φSAN のうちの４本のｐチャネル側センスアンプ駆動用電源線φSAPとが電気的に接続され，前記３組の共通接続配線（６1 ～６3 と７1～７3,６4 ～６6 と７4～７6 ，６7 ～６9 と７7～７9 ）のうちの残りの３本の共通接続配線（７1 ～７3 ，７4 ～７6 ，７7 ～７9 ）と前記４組のセンスアンプ駆動用電源線φSAP，φSAN のうちの４本のｎチャネル側センスアンプ駆動用電源線φSAN とが電気的に接続され」ている点。

＜相違点３－１＞

訂正発明においては「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し」との構成を備えているのに対して，引用発明は，前記構成を備えていない点。

＜相違点３－２＞

訂正発明においては，「感知増幅器を駆動する」「感知増幅器駆動回路」を有しているのに対して，引用発明においては「センスアンプ駆動用電源クロックの発生およびイコライズ回路」と「ｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲート」及び「ｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲート」とを有している点。

＜相違点３－３＞

訂正発明においては「複数の感知増幅器駆動回路を前記各感知増幅器列に対してそれぞれ分散配置し」ているのに対して，引用発明においては，「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰ との間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと，前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮ との間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備えた」点。

＜相違点４＞

訂正発明においては「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して，引用発明においては「各々の前記センスアンプ部を構成する複数のビット線センスアンプと前記ｐチャネル側センスアンプ駆動用電源線φＳＡＰ との間にそれぞれ設けられたｐチャネルＭＯＳトランジスタからなる複数のトランスファーゲートと，前記複数のビット線センスアンプと前記ｎチャネル側センスアンプ駆動用電源線φＳＡＮ との間にそれぞれ設けられたｎチャネルＭＯＳトランジスタからなる複数のトランスファーゲートとを備えた」点。

ウ　また審決は，先願発明の内容，同発明と訂正発明との一致点及び相違点を，次のとおり認定した。

＜先願発明の内容＞

第１の方向であって（ｉ＋１）個のメモリブロックの外部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組，前記（ｉ＋１）個のメモリブロックの内部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組，それぞれ配置し，前記第１の方向と交差する第２の方向であって，前記（ｉ＋１）個のメモリブロックの外部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組，前記（ｉ＋１）個の各々のメモリブロックの内部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ，それぞれ配置し，前記第１の方向に配置された３組のセンスアンプ用電源線の組と，前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し，また，接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続し，複数のセンスアンプのそれぞれに対応して，センスアンプ駆動用トランジスタＭＰ４，ＭＮ４を配置し，前記センスアンプ駆動用トランジスタＭＰ４に，該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し，前記センスアンプ駆動用トランジスタＭＮ４に，該センスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給したことを特徴とするＤＲＡＭ。

＜一致点＞

「第１の方向に電源線及び接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線及び接地線からなる複数の第２の配線群を形成し，前記第１の配線群と前記第２の配線群とを等電位のもの同士で電気的に接続し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ配置し，前記複数の感知増幅器駆動回路に前記第１および第２の配線群の最寄りの箇所から電源供給したことを特徴とする半導体記憶装置」である点。

＜相違点１＞

訂正発明においては「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し」ているのに対して，先願発明においては，「第１の方向であって，（ｉ＋１）個のメモリブロックの外部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組，前記（ｉ＋１）個のメモリブロックの内部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組，それぞれ配置し」，「前記第１の方向と交差する第２の方向であって，前記（ｉ＋１）個のメモリブロックの外部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を２組，前記（ｉ＋１）個の各々のメモリブロックの内部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組ずつ，それぞれ配置し」ている点。

＜相違点２＞

訂正発明においては「前記第１の配線群と前記第２の配線群とを等電位のもの同士で交点においてスルーホール部を介して電気的に接続し」ているのに対して，先願発明においては「前記第１の方向に配置された３組のセンスアンプ用電源線の組と，前記第２の方向に配置された（ｉ＋３）組のセンスアンプ用電源線の組との，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線同士を電気的に接続し，また，接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線同士を電気的に接続し」ている点。

＜相違点３＞

訂正発明においては「複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列に対してそれぞれ分散配置し」ているのに対して，先願発明においては「複数のセンスアンプのそれぞれに対応して，センスアンプ駆動用トランジスタＭＰ４，ＭＮ４を配置し」ている点。

＜相違点４＞

訂正発明においては「前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した」のに対して，先願発明においては「前記センスアンプ駆動用トランジスタＭＰ４に， 該センスアンプ駆動用トランジスタＭＰ４に近接して配置されたデータ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給し，前記センスアンプ駆動用トランジスタＭＮ４に，該センスアンプ駆動用トランジスタＭＮ４に近接して配置された接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線の最寄りの箇所から電源供給した」点。

(6) 審決の取消事由

しかしながら，審決は，本件訂正の適否の判断を誤り（取消事由１），訂正発明の認定を誤り（取消事由２，引用発明の認定を誤り（取消事由３） ）， 引用発明との相違点１～４の判断を誤り（取消事由４～９），先願発明の認定を誤り（取消事由１０），先願発明との相違点３，４の判断を誤った（取消事由１１，１２）から，違法として取り消されるべきである。

ア　取消事由１（本件訂正を認めた判断の誤り）

(ア) 本件訂正後の特許請求の範囲には，請求項が１１個含まれているが，審決は，請求項１についてのみ特許要件を判断し，請求項２以降の１０個の請求項については独立特許要件の判断を脱漏し，しかも本件訂正後の請求項５～１１は，引用発明及び先願発明等との関係から明らかに独立特許要件を満たさないにもかかわらず，誤って訂正を認めたものである。すなわち，複数の請求項を有する特許について，訂正請求とみなされた訂正審判が請求された場合であって，特許無効審判の請求対象となっていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされたときは，特許無効審判の請求の対象となる請求項を除く全ての請求項についても独立特許要件が判断されなければならないところ，本件特許も上記の場合に当たるものである。

(イ)まず，訂正事項４及び７は，多数項引用形式請求項の引用請求項を減少するものである。すなわち，訂正事項４は，訂正前の請求項１または請求項６を引用する請求項７から「請求項６」のみを引用する請求項に訂正するものであるところ，これは，訂正前の請求項１を引用していた部分を削除するものであって，明確にその範囲が狭まるものであるから，特許請求の範囲の減縮に該当する。このことは，訂正事項７についても同様である。

(ウ)また，訂正事項５及び８は，２項引用している１の請求項を独立請求項に変更するものである。すなわち，訂正事項５は，訂正前の「請求項１または請求項６」を引用する請求項７から「請求項１」を引用する請求項を独立請求項に訂正するとともに，請求項の項番を新たな「請求項８」とするものであるが，この訂正は，２項を引用していた請求項を１項のみ引用する請求項に限定しており，その範囲を狭めたものであるから，特許請求の範囲の減縮に該当する。このことは，訂正事項８についても同様である。

(エ)上記(イ)，(ウ)が特許請求の範囲の減縮でないとすると，択一的記載を複数の請求項に分け，後にその一つを放棄することにより，独立特許要件を判断せずに特許請求の範囲の減縮ができてしまうことになり，極めて不当である。

イ　取消事由２（発明の要旨の認定の誤り）

(ア)審決は，訂正発明（新請求項１）の「…複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成」することとは，複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線および接地線が緻密に組まれている状態を意味すると述べるが，誤りである。すなわち「メッシュ状」という表現のみからはその目の細かさは表されておらず，これが直ちに，緻密に組まれているメッシュと解釈されるものでもない。つまり「メッシュ状」とは，網の目状，すなわち，縦方向及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというのが，自然な文言解釈である。

(イ)広辞苑第五版（乙３）の「メッシュ」の項目には，メッシュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として「網の目」を挙げているに過ぎず，さらに「網の目」については「網に編んだものの糸・針金に囲まれたすきま。緻密に組まれているものにたとえる」と記載されている。すなわち，広辞苑では，ものの譬えとして「網の目」という言葉を使う場合に「緻密に組まれている」ものを意味すると述べているものであって「メッシュ」そのものに関して「緻密に組まれた網の目」を意味するとしたものではなく，単に「メッシュ」と言えば「網に編んだものの糸・針金に囲まれたすきま」を意味するものと記載しているものである。なお，松村明編「大辞林第三版」株式会社三省堂（甲１４）からは「メッシュ」は縦線と横線を組み合わせたものを意味し，その粗密は問わず，松村明監修「大辞泉第一版」株式会社小学館（甲１５）からも「メッシュ」は複数の線を組み合わせたものを意味し，その粗密は問わないものである。

(ウ)また，審決は，本件訂正明細書（乙５）の段落【００３７】～【００３９】の記載から「メッシュ状」を緻密に組まれている状態と限定解釈しているが，請求項１は「メッシュ状」と記載しているに過ぎず，段落【００３７】から【００３９】に記載のような作用効果を奏するものだけが，訂正発明における「メッシュ状」の意味であるとする根拠になりうる記載は存在しない。このように，粗密につき何ら限定のない「メッシュ状」という特許請求の範囲の記載を解釈するに際して，特許請求の範囲の技術的意義が（ 「粗いメッシュ」も「緻密なメッシュ」も含む点で）一義的に明確に理解できるにもかかわらず，特段の事情なく，実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈することは許されない。

ウ　取消事由３（引用発明の認定の誤り）

審決は，引用発明は「…メモリセルアレイの内部に配置された１組の共通接続配線（６７～６ ９と７７～７ ９）…」を開示していると述べている。しかし，引用例（甲１）には「…セルアレイの内部を通す共通接続配線６７～６ ９および７７～７ ９は，ワード線のスナップ部を通す。」（３頁右下欄１３行～１５行）との記載があり，このワード線のスナップ部とは，「…セルアレイ中で最低１箇所以上互いに接続されている…」部分であるから（３頁右下欄７行～８行），引用発明には「１組」ではなく「多数組」の共通接続配線が開示されているといえる。

エ　取消事由４（引用発明との相違点１の判断の誤り）

(ア)審決は，引用発明のｎチャネル側電源線φＳＡＮ とｐチャネル側電源線φＳＡＰ を接地線または電源線と呼ばない旨述べるが，誤りである。すなわち，文言上も「ｎチャネル側電源線φＳＡＮ 」，「ｐチャネル側電源線φＳＡＰ 」にはそれぞれ「電源線」という語が用いられており，電源であることが明らかになっている。また電源線の一般論からしても，非動作時に電源電圧が変化するような半導体装置は多数存在するのであって，引用発明のように，センスアンプ駆動回路に対して「センスアンプ活性時」に電源電圧や接地電圧を供給するための配線であって「センスアンプ活性化」の前から電源電圧，接地電圧となっている配線であれば，これを電源線，接地線と呼んで差し支えないものである。

(イ)被告は，センスアンプ活性時のみに，各々，電源電圧ＶＣＣ 及び接地電圧ＶＳＳ になる配線を電源線及び接地線とは呼ばないと主張する。しかし，仮に引用発明のｎチャネル側電源線φＳＡＮ とｐチャネル側電源線φＳＡＰ は，それぞれ「接地線」と「電源線」とは形式的・表現的に異なるとしても，引用発明のｎチャネル側電源線φＳＡＮ とｐチャネル側電源線φＳＡＰ は，非動作時（センスアンプ非活性時）にＶＣＣ ／２の電圧にイコライズされるに過ぎず，これは，訂正発明の作用効果を奏する上で全く無関係であるから，センスアンプ動作時に電源線や接地線として機能する引用発明のｐチャネル側電源線φＳＡＰ とｎチャネル側電源線φＳＡＮ は，それぞれ，実質的に「電源線」や「接地線」であるといえる。

オ　取消事由５（引用発明との相違点２の判断の誤り）

相違点１が相違点でないか，容易に発明できたものである以上，相違点２も相違点ではないか，容易に発明できたものである。

カ　取消事由６（引用発明との相違点３－１の判断の誤り）

審決は，引用発明との相違点３－１を判断する前提として，そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上，仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，引用発明には，上記ウで述べたとおり「多数組」の共通接続配線が開示されているといえるから，これは緻密に組まれていると十分評価できる。また仮にそう評価できないとしても「多数組」と「緻密」と評価される程の組数とは，境界の明確でない概念であり，結局のところ程度問題であるから，既に複数組の電源線の組が開示されている以上，これを増やすこと自体には何ら困難性はない。

キ　取消事由７（引用発明との相違点３－２の判断の誤り）

相違点１が相違点でないか，容易に発明できたものである以上，相違点３－２も相違点ではないか，容易に発明できたものである。

ク　取消事由８（引用発明との相違点３－３の判断の誤り）

相違点１及び相違点３－１が相違点でないか，容易に発明できたものである以上，相違点３－３も相違点ではないか，容易に発明できたものである。

ケ　取消事由９（引用発明との相違点４の判断の誤り）

相違点１及び相違点３－１が相違点でないか，容易に発明できたものである以上，相違点４も相違点ではないか，容易に発明できたものである。

コ　取消事由１０（先願発明の認定の誤り）

審決は，先願発明を「…メモリブロックの内部に，データ線充電電圧端子（ＶＤＬ）に接続されるセンスアンプ用電源線と接地電圧端子（ＶＳＳ）に接続されるセンスアンプ用電源線との組を１組，…配置し」と認定する。しかし，先願明細書（甲２）には「…選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し，該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより…各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少する…」（４頁９行～１６行）との記載があるから，メモリブロックの内部に，図面上は１組しか電源線対の開示がないとしても「多数組」の電源線対が実質的に開示されているといえる。さらに，メモリセルアレイがサブアレイに分割され，サブアレイとサブアレイの間にデコーダやセンスアンプ等が含まれている場合であっても，全体としてメモリセルアレイがアレイ状に配置されていれば，その領域はメモリセルアレイといえるから，先願明細書の第３図に記載された全ての領域がアレイの領域であるということもできる。

サ　取消事由１１（先願発明との相違点３の判断の誤り）

審決は，先願発明との相違点３を判断する前提として，そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上，仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，先願発明は，上記コで述べたとおり，メモリブロックの内部に「多数組」の電源線対が実質的に開示されているといえるから，これは緻密に組まれていると十分評価できる。また仮にそう評価できないとしても「多数組」と「緻密」と評価される程の組数とは，境界の明確でない概念であり，結局のところ程度問題であるから，既に複数組の電源線の組が開示されている以上，先願発明との相違点３は実質的なものではない。

シ　取消事由１２（先願発明との相違点４の判断の誤り）

上記相違点３が相違点でないか，実質的なものではない以上，相違点４も相違点ではないか，実質的なものではない。

２ 請求原因に対する認否

請求原因(1)～(5)の各事実は認めるが，同(6)は争う。

３ 被告の反論

審決の認定判断は正当であり，原告主張の取消事由はいずれも理由がない。

(1) 取消事由１に対し

本件訂正を認めた審決の判断に誤りはない。そもそも，本件無効審判請求の対象となっていない請求項（本件訂正後の請求項２～１１）については，特許請求の範囲の減縮を目的とする訂正がなされていない。訂正事項４，５，７及び８について見ても，２項引用している１の請求項を２個の請求項に変更したに過ぎず，その内容に何ら変更はない。原告は，本件訂正後の請求項４，７が従属請求項であり，本件訂正後の請求項５，８が独立請求項であるという形式的な違いに着目し，無理に誤った事例に本件訂正を当てはめた上で誤った主張をしている。

(2) 取消事由２に対し

審決の認定に誤りはない。すなわち「メッシュ」とは「網の目」を意味し（広辞苑第五版・乙３），また，「網の目」とは「緻密に組まれているものにたとえる」のであるから（同・乙３），「電源線同士および接地線同士それぞれメッシュ状に構成」とは，電源線同士および接地線同士が網の目状に構成されている，すなわち，緻密に組まれている状態を意味していることは明らかである。

原告は，広辞苑第五版（乙３）の「網に編んだものの糸・針金に囲まれたすきま」との記載を取り上げ，当該「…すきま」が，本件訂正後の請求項１における「メッシュ」の意味である旨主張するが，本件訂正後の請求項１の「…電源線同士および接地線同士それぞれメッシュ状に構成…」及び「…第１および第２の配線群によりメッシュ状に構成された電源線および接地線…」との記載から，配線の状態を指して「メッシュ状」としていることは明らかである。

(3) 取消事由３に対し

審決の認定に誤りはない。すなわち，引用例（甲１）には，多数組の共通接続配線がメモリセルアレイの内部を通っていることは一切記載されておらず，スナップ部に共通接続配線を通すからといって，スナップ部の数だけ共通接続配線の数が存在するわけではないことは明らかである。原告の指摘は，引用例（甲１）の第２図に示される，メモリセルアレイの内部に通る１組の共通接続配線６７～６ ９および７７～７ ９がスナップ部を通っていることをいうものに過ぎない。

(4) 取消事由４に対し

審決の判断に誤りはない。すなわち，電源線及び接地線とは，通常の状態において，各々，電源電位及び接地電位を維持しているものをいうことは当業者にとって常識であり，引用発明におけるｐチャネル側電源線φＳＡＰ 及びｎチャネル側電源線φＳＡＮ のように，センスアンプ活性時のみに，各々，電源電圧ＶＣＣ 及び接地電圧ＶＳＳ になる配線を電源線及び接地線とは呼ばないことは明らかである。

(5) 取消事由５に対し

取消事由４に関する原告の主張は失当であるので，取消事由５に関する原告の主張も失当である。

(6) 取消事由６に対し

審決の判断に誤りはない。すなわち，上記(2)，(3)に照らし，審決の訂正発明，引用発明の認定に誤りはないし，しかも，引用発明のｐチャネル側電源線φＳＡＰ 及びｎチャネル側電源線φＳＡＮ に接続された共通接続配線は，ビット線にノイズを与える懸念のあるものであり，かかる共通接続配線をメッシュ状となるまでアレイ上に設けようなどとは，当業者であれば考えるはずもないから，訂正発明に対して動機付けになり得るようなものではない。さらに引用発明では，そもそも第１の方向に配線は３組しかないのであるから，これでは，感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり電源配線の幅を狭く設定することができるなどの訂正発明の作用効果は何ら生じない。

(7) 取消事由７に対し

取消事由４に関する原告の主張は失当であるので，取消事由７に関する原告の主張も失当である。

(8) 取消事由８に対し

取消事由４及び６に関する原告の主張は失当であるので，取消事由８に関する主張も失当である。

(9) 取消事由９に対し

取消事由４及び６に関する原告の主張は失当であるので，取消事由９に関する原告の主張も失当である。

(10) 取消事由１０に対し

審決の認定に誤りはない。すなわち，先願明細書（甲２の1～3）には，多数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一切記載されておらず，その第１図（ａ）に記載されているのは，センスアンプ駆動信号入力端子ＶＮi及びＶＰiから延びている配線を通る選択信号によって同時に活性化されるセンスアンプ群をｎ個のメモリブロックＭＡｉ（ｉ＝０～ｎ－１）に分けるということである。そして，真ん中を縦に延びているセンスアンプ用電源線は「…メモリブロック（ＭＡ０～ＭＡｉ）間で接続し共用したものであ…」り（先願明細書〔甲２の２〕の５頁１４～１５）行，縦に１組の電源線が延びていることを前提としているものであるから，メモリブロックをｎ個に分けたからといって，センスアンプ用電源線の数が増えるわけではないことは明らかである。また，原告のアレイの領域に関する主張も，先願明細書の第３図の「周辺回路」，「メインアンプ」，「パッド群」及び「ＳＨＲ・ＰＣ」を含む領域をメモリセルアレイと呼ばないことが自然であることなどに照らし，失当である。

(11) 取消事由１１に対し

審決の判断に誤りはない。すなわち，上記(10)で述べたとおり，先願明細書（甲２）には，多数組のセンスアンプ用電源線がメモリブロックの内部を通っていることは一切記載されておらず，そもそも１組しか開示されていないのであるから，複数組の開示を前提とする原告の主張は失当である。

(12) 取消事由１２に対し

取消事由１１に関する原告の主張は失当であるので，取消事由１２に関する原告の主張も失当である。

当裁判所の判断

１ 請求原因(1)（特許庁等における手続の経緯），(2)（本件訂正前発明の内容），(3)（本件訂正の内容），(4)（本件訂正後発明の内容），(5)（審決の内容）の各事実は，いずれも当事者間に争いがない。

２ 取消事由１（本件訂正の適否の判断の誤り）について

(1) 原告は，本件訂正後の特許請求の範囲には，（新）請求項が１１個含まれるが，審決は，（新）請求項１のみの特許要件を判断し，（新）請求項２以降の１０個の請求項については独立特許要件の判断を脱漏し，しかも本件訂正後の（新）請求項５～１１は，引用発明及び先願発明との関係から明らかに独立特許要件を満たさないにもかかわらず，誤って訂正を認めたものである，すなわち，複数の請求項を有する特許について，訂正請求とみなされた訂正審判が請求されている場合であって，特許無効審判の請求対象となっていない請求項についても特許請求の範囲の減縮を目的とする訂正がなされたときは，特許無効審判の請求の対象となる請求項を除く全ての請求項についても独立特許要件が判断されなければならないのに，これを誤って判断を脱漏して，本件訂正を認めたものであり，とりわけ請求項４及び７，請求項５及び８はこれに該当する旨主張するので，検討する。

(2)ア ところで，平成３年１月２８日に出願された本件特許の訂正に適用される平成６年法律第１１６号による改正前の特許法１２６条によれば，１項：特許権者は，第１２３条第１項の審判が特許庁に係属している場合を除き，願書に添付した明細書又は図面の訂正をすることについて審判を請求することができる。ただし，その訂正は，願書に添付した明細書又は図面に記載した事項の範囲内においてしなければならず，かつ，次に掲げる事項を目的とするものに限る。

１ 特許請求の範囲の減縮

２ 誤記の訂正

３ 明りょうでない記載の釈明

２項：前項の明細書又は図面の訂正は，実質上特許請求の範囲を拡張し，又は変更するものであってはならない。

３項：第１項ただし書第１号の場合は，訂正後における特許請求の範囲に記載されている事項により構成される発明が特許出願の際独立して特許を受けることができるものでなければならない。とされていることから，本件訂正に係る（新）請求項５ないし１１（訂正事項２～８）が「特許請求の範囲の減縮」に該当すれば上記独立特許要件（上記１２６条１項３項）が訂正の可否の審査要件となるが「誤記の訂正」又は「明りょうでない記載の釈明」であれば独立特許要件が訂正の可否の審査要件となることはないことになる。

イ一方，本件訂正請求の内容は，添付の第２次審決によれば，

① 旧請求項１を新請求項１に変更すること（訂正事項１），

② 旧請求項５を新請求項５に変更すること（訂正事項２），

③ 旧請求項６を新請求項６に変更すること（訂正事項３），

④ 旧請求項７の一部を新請求項７に変更すること（訂正事項４），

⑤ 旧請求項７の一部を新請求項８に変更すること（訂正事項５），

⑥ 旧請求項８を新請求項９に変更すること（訂正事項６），

⑦ 旧請求項９の一部を新請求項１０に変更すること（訂正事項７），

⑧ 旧請求項９の一部を新請求項１１に変更すること（訂正事項８），

⑨ 本件特許明細書（甲１０）の段落【００１３】，【００１４】を上記①ないし⑧に合わせて変更すること（訂正事項９，１０），であるところ，第２次審決は，いずれも願書に添付した明細書又は図面に記載した事項の範囲内においてなされ，実質上特許請求の範囲を拡張し，又は変更するものではないとした上，

ａ 訂正事項１についての訂正（新請求項１）は，特許請求の範囲の減縮を目的とするものである，

ｂ 訂正事項２，３（新請求項５，６）は，訂正前の旧請求項１を引用する請求項から独立請求項に訂正するものであって，明りょうでない記載の釈明を目的とするものに該当する（したがって，独立特許要件の審査は不要），

ｃ 訂正事項４は，訂正前の旧請求項１又は旧請求項６を引用する旧請求項７から旧請求項６のみを引用する請求項に訂正するものであって，明りょうでない記載の釈明を目的とするものに該当する（したがって独立特許要件の審査は不要），

ｄ 訂正事項５は，訂正前の旧請求項１又は旧請求項６を引用する旧請求項７から，旧請求項１を引用する請求項を独立請求項に変更するとともに，請求項の項番を新請求項８とするものであって，明りょうでない記載の釈明を目的とするものに該当する（したがって，独立特許要件の審査は不要），

ｅ 訂正事項６は，旧請求項１を引用する旧請求項８から独立請求項に変更するとともに，新請求項８の項番を「８」から「９」とするものであって，明りょうでない記載の釈明を目的とするものに該当する（したがって，独立特許要件の審査は不要），

ｆ 訂正事項７は，旧請求項１又は旧請求項８を引用する旧請求項９から，旧請求項８のみを引用する新請求項１０に変更するものであって，明りょうでない記載の釈明を目的とするものに該当する（したがって，独立特許要件の審査は不要），

ｇ 訂正事項８は，旧請求項１又は旧請求項８を引用する旧請求項９から，旧請求項１を引用する請求項を独立請求項に変更するとともに，請求項の項番を新請求項１１とするものであって，明りょうでない記載の釈明を目的とするものに該当する（したがって，独立特許要件の審査は不要），

ｈ 訂正事項９，１０は，旧請求項から新請求項への内容を整合させるためのものであって，明りょうでない記載の釈明を目的とするものに該当する，としたものである。

ウ　そこで，以上を前提にして，新請求項５以下（訂正事項２ないし１０）について検討を加える。

(ア)訂正事項２，３

この事項は，前記認定のとおり，旧請求項５，６に対して，訂正前の旧請求項１を引用する請求項から独立請求項の形式に変更するものであって，その内容に何ら変更がないから，明りょうでない記載の釈明を目的とするものに該当し，特許請求の範囲の減縮を内容とするものとはいえない。

(イ)訂正事項４

この訂正は，前記認定のとおり，旧請求項７を新請求項７とするものであって，訂正前の旧請求項１または旧請求項６を引用する請求項の形式から旧請求項６のみを引用する請求項の形式に変更するものであるから，内容が実質的に減少しており，特許請求の範囲の減縮に該当するというほかない。

被告は，旧請求項７と新請求項７，８とを対比すれば，その技術的内容に変更がないのであるから，特許請求の範囲の減縮に該当しないと主張する。しかし，平成６年法律第１１６号による改正前の法３６条５項の規定等から明らかなように，特許請求の範囲は，特許を受けようとする発明の構成に欠くことのできない事項のみを記載した項である請求項に区分して記載しなければならず，同発明の有効性（新規性，進歩性等）についてもかかる各請求項毎に独立して判断され，放棄も各請求項毎にできるものであることに照らせば，減縮の有無も各請求項毎に判断されるべきものであるから，被告の上記主張は失当である。

(ウ)訂正事項５

この訂正は，前記認定のとおり，訂正前の旧請求項１又は旧請求項６を引用する旧請求項７から旧請求項１を引用する請求項を独立請求項に変更するとともに，請求項の項番を新たな新請求項８とするものであって，上記(イ)に照らし，特許請求の範囲の減縮に該当する。

(エ)訂正事項６

この訂正は，旧請求項８に対して，旧請求項１を引用する旧請求項８から独立請求項に変更するとともに，新請求項の項番を「８」から「９」とするものであって，その内容に何ら変更がないものであるから，明りょうでない記載の釈明を目的とするものに該当し，特許請求の範囲の減縮を内容とするものとはいえない。

(オ)訂正事項７

この訂正は，訂正前の旧請求項１又は旧請求項８を引用する請求項の形式から，旧請求項８のみを引用する新請求項１０に変更するものであって，上記(イ)に照らし，特許請求の範囲の減縮に該当する。

(カ)訂正事項８

この訂正は，訂正前の旧請求項１又は旧請求項８を引用する請求項から旧請求項１を引用する請求項の形式を独立請求項の形式に変更するとともに，請求項の項番を新たな新請求項１１とするものであって，上記(イ)に照らし，特許請求の範囲の減縮に該当する。

(キ)訂正事項９

この訂正は，訂正事項１により訂正された新請求項１の内容に整合させるために，発明の詳細な説明の段落【００１３】の記載を新明細書（乙５）の段落【００１３】のとおり変更するものであって，明りょうでない記載の釈明を目的とするものに該当し，また，願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものであって，実質上特許請求の範囲を拡張し，又は変更するものではない。

(ク)訂正事項１０

この訂正は，訂正事項２ないし８により訂正された新たな請求項５ないし１１の内容に整合させるために，発明の詳細な説明の段落【００１４】の記載を新明細書（乙５）の段落【００１４】のとおり変更するものであって，明りょうでない記載の釈明を目的とするものに該当し，また，願書に添付した明細書又は図面に記載された事項の範囲内においてなされたものであって，実質上特許請求の範囲を拡張し，又は変更するものではない。

ウ　上記イの検討によると，本件訂正の訂正事項４，５，７及び８については「特許請求の範囲の減縮」に該当するところ，審決は，前記のとおり「明りょうでない記載の釈明」に当たるとして，独立特許要件の判断をしないで本件訂正を認容したものであるから，違法というほかない。

エ　もっとも，訂正に係る新請求項５ないし１１について独立特許要件が具備されていると判断されるのであれば，上記判断の遺脱は審決の結論に影響を及ぼさないと解する余地がある。しかし，新請求項５ないし１１が引用するのが新請求項１（訂正発明）であれば後記のとおり独立特許要件を具備していると解されるものの，前記のとおり新請求項５ないし１１が引用しているのは実質的には旧請求項１であって，同請求項は，第１次審決（甲１１）が指摘するように，特許要件を欠くと解されるから，結局，上記判断の遺脱は審決の結論に影響を及ぼすというべきである。

原告の取消事由１の主張は理由がある。

なお，本件訴訟の審理の経緯にかんがみ，訂正発明の特許要件の有無に関する取消事由２ないし１２について，念のため判断する。

３ 取消事由２（訂正発明の要旨の認定の誤り）について

(1)ア 訂正発明の特許請求の範囲（請求項１）は，前記第３，１(4)に記載したとおりであるところ，同特許請求の範囲においては「メッシュ状」に関し，

(ア)「…複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において電源線同士および接地線同士それぞれメッシュ状に構成し，…」

(イ)「第１の方向に電源線および接地線からなる複数の第１の配線群を形成し，前記第１の方向に交差する第２の方向に電源線および接地線からなる複数の第２の配線群を前記複数の第１の配線群と絶縁状態で形成し，…前記複数の感知増幅器駆動回路に前記第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した…」と記載されているが，上記(ア)からは「メッシュ状」とは，複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において，電源線同士で構成されたものの形態，及び，接地線同士で構成されたものの形態，を示す用語であると認められ，また，上記(イ)からは，「メッシュ状」とは，電源線および接地線からなる複数の第１の配線群及び第２の配線群により構成された形態を示す用語と認められる。

イ　広辞苑第五版（乙３）によれば「メッシュ」とは「網の目」を意味し，かかる「網の目」とは「緻密に組まれているものにたとえる」ものである。そして，訂正発明が「メッシュ」そのものではなく「メッシュ状」という文言を使用し，形状（状態）を表していることに照らせば「メッシュ状」との文言は，網の目状に「緻密に組まれているものにたとえる」という意味を有すると認められる。

ウ　以上のア，イに，訂正発明の特許請求の範囲（請求項１）の記載から，複数の記憶素子群および感知増幅器列が配置されてなるアレイの領域において，該複数の各感知増幅器列に対してそれぞれ分散配置された複数の感知増幅器駆動回路に，第１および第２の配線群によりメッシュ状に構成された電源線および接地線の最寄りの箇所から電源供給した構成が把握できることを併せ考慮すれば，当業者（その発明の属する技術の分野における通常の知識を有する者）は「メッシュ状」とは，網の目状に，緻密に組まれているものと理解するというべきである。

(2) 以上のことは，訂正明細書（甲１０，乙５）の記載からも裏付けられる。

ア　すなわち，訂正明細書の発明の詳細な説明には，以下の(ア)～(カ)の記載がある。

(ア)産業上の利用分野

この発明は，半導体記憶装置，主としてダイナミックランダムアクセスメモリ（以下，ＤＲＡＭと略す）に関連したものである（段落【０００１】 ）

(イ)従来の技術

ａ 図６(a) は従来のＤＲＡＭの要部構成図を示すものである。同図において，１は情報を蓄える記憶素子（メモリセル），２，２′は記憶素子１から読み出した信号電荷を転送するビット線，３は特定の記憶素子１を選択するワード線，４は特定のワード線３を駆動するローデコーダ回路，６はビット線２，２′を通して送られてきた微小信号を増幅する感知増幅器（センスアンプ），５は指定された感知増幅器６を選択するためのコラムデコーダ回路，７は感知増幅器６のＮチャネル側を引き抜き駆動するＮチャネル側感知増幅器駆動線，８は感知増幅器６のＰチャネル側を引き上げ駆動するＰチャネル側感知増幅器駆動線，９はＮチャネル側感知増幅器駆動線７を駆動するＮチャネル型感知増幅器駆動用ＭＯＳトランジスタ，１０はＰチャネル側感知増幅器駆動線８を駆動するＰチャネル型感知増幅器駆動用ＭＯＳトランジスタである。１１は接地線，１２は電源線，ＶSSは接地線電位，ＶDDは電源線電位である。１３および１４は感知増幅器６からデータを出力するためのデータ線である。１６は主増幅器である（段落【０００２】）

ｂ つぎに…従来のＤＲＡＭの動作を説明する。ローデコーダ回路４によって１本のワード線３が選択される。これによって，このワード線３に接続された記憶素子１のデータが例えばビット線２に出力される。この結果，ビット線２と２′間に微小な電位差が発生し，これを感知増幅器６が増幅する。この増幅されたデータは，図７中のデータ出力用トランジスタ１５Ａ，１５Ｂを介してデータ線１３，１４を通り，さらに主増幅器１６によって増幅されチップ外に出力される。（段落【０００４】）

ｃ 図８において，実線Ａ1 およびＡ2 はビット線２，２′の電位波形であり，Ｎチャネル側感知増幅器駆動線７およびＰチャネル側感知増幅器駆動線８の配線抵抗が無視できる場合を示している。ところが実際の場合，それらの配線抵抗は無視できず，Ｎチャネル型感知増幅器駆動用ＭＯＳトランジスタ９およびＰチャネル型感知増幅器駆動用ＭＯＳトランジスタ１０から遠い位置にある対となっているビット線２，２′の場合，一点鎖線Ｂ1およびＢ2 で示すような電位波形となる。なぜなら，例えばＮチャネル側感知増幅器駆動線７は，感知増幅器６を介して群を構成する多数本のビット線２，２′の電位を引き抜き，その結果ビット線２，２′の電位を下げているが，このＮチャネル側感知増幅器駆動線７が全てのビット線２，２′に共通であるため，Ｎチャネル型感知増幅器駆動用ＭＯＳトランジスタ９から遠い地点ほどＮチャネル側感知増幅器駆動線７の実際の電位降下は遅く，その結果感知増幅が遅れるわけである。（段落【０００６】 ）

(ウ)発明が解決しようとする課題

ａ 前記のような従来例の構成では，感知増幅器のＮチャネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの配線抵抗のため，感知増幅器の場所によっては大きな感知増幅遅延が発生し，半導体記憶装置全体のアクセスタイムが長くなるという問題があった。また，この感知増幅遅延時間は，高集積化のために感知増幅器のＮチャネル側電源線ＶSNおよびＰチャネル側電源線ＶSPの線幅を細くすると急増し，半導体記憶装置の高集積化の障害となっていた（段落【００１１】 ）

ｂ 従って，この発明の目的は，感知増幅器へ給電する電源配線の配線抵抗に起因する感知増幅遅延時間を短くしてアクセスタイムを短くするとともに，高集積化を可能とする半導体記憶装置を提供することである。（段落【００１２】 ）

(エ)作用

ａ 請求項１記載の構成によれば，第１の配線群と第２の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより，第１および第２の配線群をメッシュ状に構成する。また，感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに，メッシュ状となって配線抵抗が小さくなった第１および第２の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する。これによって，感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり，このレイアウトにより，感知増幅器の感知増幅遅延時間を短くすることが可能となり，全体としてアクセスタイムを短くすることができる（段落【００１５ 】）。

ｂ また，感知増幅器駆動回路に給電する電源配線（第１および第２の配線群）をメッシュ状に構成すると，感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり，上記電源配線の幅を狭く設定することができる。従って，電源配線をアレイ上に設けることができ，高集積化が可能となる。さらに，感知増幅器駆動回路の電源配線をメッシュ状にすると，感知増幅器の電源配線と周辺回路の電源配線とを分離することができる。この結果，クロストークを抑えることができる（段落【００１６】 ）

ｃ また，感知増幅器駆動回路の電源配線をメッシュ状にすると，電源配線の各々を細くしても全体として必要な電源容量を得ることができ，各配線を細くしても電源容量的にまったく問題はない。請求項２記載の構成によれば，感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため，トータルチップサイズに対するセルアレイ（記憶素子領域）の比率を高めることができる。（段落【００１７】）

(オ)実施例

ａ この半導体記憶装置の特徴は，記憶素子群の配置領域１０２上，感知増幅器列の配置領域１０１およびワード線裏打ち領域４４を含めて電源配線（電源線１２および接地線１１）をメッシュ状に形成するとともに，感知増幅器を駆動する感知増幅器駆動回路を分散配置し，メッシュ状の電源配線の最寄りの箇所から感知増幅器駆動回路に給電し，感知増幅器駆動回路と感知増幅器との配線距離を短くするレイアウトを採用した点であり，その点から従来のＤＲＡＭにはなかった種々の効果が生じるのである（第１の実施例・段落【００２１】 ）。

ｂ 以上の構成によれば…まず，感知増幅器駆動線７，８の配線抵抗に起因する感知増幅器遅延を最小限にすることができる。なぜなら，データ出力用の感知増幅器駆動回路５７を感知増幅器駆動線７，８上に分散的に配置することができ，この結果感知増幅器６から感知増幅器駆動回路５７までの感知増幅器駆動線７，８の平均距離を従来の場合の８分の１から３２分の１にすることが可能であり，その分，配線抵抗を低減させ，感知増幅遅延を最小にすることができる。このことは，記憶素子領域上，感知増幅器６上およびワード線裏打ち領域４４を含めてメッシュ状に電源線１２および接地線１１の配線を形成したことによって初めて可能となったものである。すなわち，メッシュ状の電源線１２および接地線１１から分散配置した複数の感知増幅器駆動回路５７に給電する構成であるので，複数の感知増幅器駆動回路５７に対して動作に十分な電流を供給することが可能となったのである（段落【００２９】 ）

(カ)発明の効果

ａ 請求項１記載の半導体記憶装置によれば，第１の配線群と第２の配線群とをそれらの交点で等電位のもの同士で相互に接続することにより，第１および第２の配線群をメッシュ状に構成し，かつ感知増幅器を駆動する複数の感知増幅器駆動回路を各感知増幅器列について分散配置するとともに，メッシュ状となって配線抵抗が小さくなった第１および第２の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給するので，感知増幅器と感知増幅器駆動回路との配線距離を短くするレイアウトが可能となり，このレイアウトにより，感知増幅器の感知増幅遅延時間を短くすることが可能となり，全体としてアクセスタイムを短くすることができる（段落【００３７】 ）。

ｂ また，感知増幅器駆動回路に給電する電源配線（第１および第２の配線群）をメッシュ状に構成すると，感知増幅器駆動回路の電源配線の幅に感知増幅遅延時間が依存しなくなり，上記電源配線の幅を狭く設定することができ，従って電源配線をアレイ上に設けることができ，高集積化が可能となる。さらに，感知増幅器駆動回路の電源配線をメッシュ状にすると，感知増幅器の電源配線と周辺回路の電源配線とを分離することができるので，クロストークを抑えることができる（段落【００３８】）

ｃ また，感知増幅器駆動回路の電源配線をメッシュ状にすると，電源配線の各々を細くしても全体として必要な電源容量を得ることができ，各配線を細くしても電源容量的にまったく問題はない。請求項２記載の半導体記憶装置によれば，感知増幅器駆動回路を記憶素子領域のワード線の裏打ちをするワード線裏打ち領域をビット線方向に延在させて感知増幅器列と交差する領域に配置しているため，トータルチップサイズに対するセルアレイ（記憶素子領域）の比率を高めることができる（段落【００３９】 ）

イ　以上のア(ア)～(カ)の記載によれば，訂正発明は，感知増幅器駆動線の配線抵抗に起因する感知増幅遅延時間の発生という課題を解決するため，電源線同士および接地線同士をそれぞれ「メッシュ状」に構成し「メッシュ状」となって配線抵抗が小さくなった第１および第２の配線群の最寄りの箇所から感知増幅器駆動回路に電源供給する構成を採用したことにより，感知増幅遅延の最小化を図ったものと認められるから，「メッシュ状」との文言も，感知増幅器駆動線の配線抵抗を小さくして感知増幅遅延時間を短くすることを可能とする程度に密に組まれているものと理解することができる。

(3) 以上の(1)，(2)によれば，訂正発明の「電源線同士および接地線同士それぞれメッシュ状に構成」とは，電源線同士および接地線同士が，網の目状に，緻密に組まれている状態を意味していると解するのが相当であるから，原告主張の取消事由２は理由がない。

(4) 原告の主張に対する補足的説明

ア 原告は，訂正発明の「メッシュ状」という表現のみからはその目の細かさは表されておらず，これが直ちに，緻密に組まれているメッシュと解釈されるものでもない「メッシュ状」とは，網の目状，すなわち，縦方向及び横方向にそれぞれ複数組ずつ配置されている状態を意味するというのが自然な文言解釈であると主張する。

しかし，上記(1)～(3)で説示したとおり，訂正発明の「メッシュ状」との文言は，当業者であれば，その特許請求の範囲の文言の通常の意味として，電源線同士および接地線同士が，網の目状に，緻密に組まれている状態を意味していると解することができるものであって，かかる解釈は，本件訂正明細書（甲１０，乙５）の記載にも裏付けられるものである。以上によれば，原告の上記主張は採用することができない。

イ　また原告は，広辞苑第五版（乙３）の「メッシュ」の項目には，メッシュの目が粗いか細かいかの限定はなく「メッシュ」の一つの意味として「網の目」を挙げているに過ぎず，さらに「網の目」については「網に編んだものの糸・針金に囲まれたすきま」を意味するものと記載している旨主張する。

しかし，上記(1)イに説示したとおり，広辞苑第五版（乙３）によれば， 「メッシュ」とは「網の目」を意味し，かかる「網の目」とは「緻密に組まれているものにたとえる」ものと認められるところ，訂正発明が「メッシュ」そのものではなく「メッシュ状」という文言を使用し，形状（状態）を表していることに照らせば「メッシュ状」との文言は，網の目状に「緻密に組まれているものにたとえる」という意味を有すると認められる。そして，これに上記アで説示したとおり，訂正発明の「メッシュ状」との文言は，当業者であれば，その特許請求の範囲の文言の通常の意味として，電源線同士および接地線同士が，網の目状に，緻密に組まれている状態を意味していると解することができるものであって，かかる解釈は，本件訂正明細書（甲１０，乙５）の記載にも裏付けられるものであることも併せ考慮すれば，これを「網に編んだものの糸・針金に囲まれたすきま」を意味するものとみることはできない。

以上によれば，原告の上記主張を採用することはできない。

ウ　また原告は，粗密につき何ら限定のない「メッシュ状」という特許請求の範囲の記載を解釈するに際して，特許請求の範囲の技術的意義が一義的に明確に理解できるにもかかわらず，特段の事情なく，実施例の記載を参酌して「緻密に組まれているメッシュ」と限定解釈することは許されない旨主張する。

しかし，上記(1)～(3)で説示したとおり，訂正発明の「メッシュ状」との文言は，当業者であれば，その特許請求の範囲の文言の通常の意味として，電源線同士および接地線同士が，網の目状に，緻密に組まれている状態を意味していると解することができるものであるから，訂正発明の「メッシュ状」との文言が粗密につき何ら限定のないものであるとの原告の主張の前提が既に失当と言わなければならない。

４ 取消事由３（引用発明の認定の誤り）について

(1) 引用例（甲１）には，以下の記載がある。

ア「第２図は，半導体基板上に第１図で示したDRAM要部構成を複数個配置した構成を示す。複数個のメモリセルアレイ３（３1，３2，…）とセンスアンプ４（４1，４2，…）が図のように配置されている。ここでは，ロウアドレスストローブ信号（ＲＡＳ）が活性の時に同時に選択されるメモリセルアレイがチップ全体の半分である，二分の一パーシャルアクティブ方式の場合について説明する。ＲＡＳが活性の時に同時に選択されるワード線は，偶数番目のセルアレイ，あるいは奇数番目のセルアレイだけに含まれ，偶数番目のセルアレイのワード線と奇数番目のセルアレイのワード線が同時に選択されることはない。各センスアンプ部にはセンスアンプ部によって異ったビット線センスアンプ選択クロックφＳＳＰ（φ ＳＳＰ１ ，φＳＳＰ２ …），φ ＳＳＮ（φ ＳＳＮ１ ，φ ＳＳＮ２ …）が配設されている。各センスアンプ部に配設されたセンスアンプ駆動用電源線φＳＡＰ ，φＳＡＮ は活性化されるセンスアンプ部と非活性のセンスアンプ部で最小限一箇所以上お互いに接続されている。この実施例では，セルアレイの外部で共通接続配線６1～６6および７1～７6により，セルアレイ内部で共通接続配線６7～６9および７7～７9により，共通接続されている。」（３頁右上欄１９行～右下欄２行）

イ「一般にワード線は，その配線遅延を小さくするためにポリシリコンに代表される第１の配線材料と，それよりも抵抗率の小さい，アルミニウムに代表される第２の配線材料からなる２重構造を取り，第１の配線材料と第２の配線材料とは，セルアレイ中で最低１箇所以上互いに接続されている。この接続部分をワード線のスナップ部と呼ぶ。このワード線のスナップ部では，ビット線の間隔が他に比べて大きくなっているため，この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って，セルアレイの内部を通す共通接続配線６7～６9および７7～７9 は，ワード線のスナップ部を通す。」（同頁右下欄２行～１５行）

(2) 上記(1)ア，イによれば，上記「ワード線スナップ部」と呼ばれる「セルアレイ中で最低１箇所以上互いに接続されている」部分は，ワード線を構成する「ポリシリコンに代表される第１の配線材料」と「それよりも抵抗率の小さい，アルミニウムに代表される第２の配線材料」とがセルアレイ中で接続されている部分であり，その第１及び第２の配線材料とが１箇所以上接続されていることを示しているに止まり，このことが，直ちに共通接続配線が多数組存在することを示すものとはいえない。これは，上記(1)イの「…このワード線のスナップ部では，ビット線の間隔が他に比べて大きくなっているため，この部分に配線を通すとビット線に与えるノイズの影響を小さくすることができる。従って，セルアレイの内部を通す共通接続配線６7～６9および７7～７9は，ワード線のスナップ部を通す」との記載からも裏付けられる。なぜなら，同記載によれば，配線によるビット線へのノイズの影響を小さくするために，「６7～６9および７7～７9」で示される１組の「共通接続配線」を「ワード線のスナップ部」に通すことが理解できるからである。

(3) 原告は，引用例（甲１）には，「…セルアレイの内部を通す共通接続配線６7～６9および７7～７9は，ワード線のスナップ部を通す。」（３頁右下欄１３行～１５行）との記載があり，このワード線のスナップ部とは「…セルアレイ中で最低１箇所以上互いに接続されている…」部分であるから（３頁右下欄７行～８行），引用発明には「１組」ではなく「多数組」の共通接続配線が開示されているといえると主張するが，上記(2)の説示に照らし，採用することができない。

以上によれば，原告の取消事由３の主張は理由がない。

５ 取消事由４（引用発明との相違点１の判断の誤り）について

(1) 引用例（甲１）には，以下のア，イの記載があり，以下のウの図面がある。

ア　「…各ビット線対ＢＬ，ＢＬにはメモリセル１から読み出された情報を増幅するためのビット線センスアンプ２が設けられている。このビット線センスアンプ２は，第４図に示すように二個のｐチャネルＭＯＳトランジスタＱ２１， Ｑ２２ と二個のｎチャネルＭＯＳトランジスタＱ２３， Ｑ２４ から構成されたＣＭＯＳフリップフロップからなる周知のものであるが，従来とは異なって，ｐチャネル側の駆動用電源線φＳＡＰ と二個のｐチャネルＭＯＳトランジスタＱ２１， Ｑ２２ のソースとの間に，ｐチャネルＭＯＳトランジスタＱ２５ からなるトランスファーゲートを設ける。同様にｎチャネル側の駆動用電源線φＳＡＮ と二個のｎチャネルＭＯＳトランジスタＱ２３，Ｑ２４ のソースとの間にｎチャネルＭＯＳトランジスタＱ２６ からなるトランスファーゲートを設ける。選択されたセルを含むセルアレイに接続されたビット線センスアンプの選択的な活性化は，これらのトランスファーゲートＱ２５， Ｑ２６ のゲートに入力されたビット線センスアンプ選択クロックφＳＳＰ ，φ ＳＳＮ により行なわれる。…」（３頁左上欄１２行～右上欄１２行）

イ 「第２図において，５（５１，５ ２，…）はセンスアンプ駆動用電源クロックの発生およびイコライズ回路である。このセンスアンプ駆動用電源クロックの発生およびイコライズ回路は第５図に示すように，センスアンプ活性時にｐチャネル側電源線φＳＡＰ を電源電圧Ｖｃｃに，ｎチャネル側電源線φＳＡＮ を接地電圧Ｖｓｓにそれぞれ短絡するＰチャネルＭＯＳトランジスタＱ５１ ，ＮチャンネルＭＯＳトランジスタＱ５２ と，イコライズ用クロックφＥＱＬ をゲート入力信号とし，ＲＡＳが非活性時にφＳＡＰ とφＳＡＮ をイコライズするＮチャネルＭＯＳトランジスタＱ５５ ，および，ＲＡＳが非活性時にφＳＡＰ ，φＳＡＮ の電位をビット線のプリチャージの電位と等しいＶＥＱＬ にプリチャージするため，ＶＥＱＬ とφＳＡＰ およびＶＥＱＬ とφＳＡＮ を短絡するＮチャネルＭＯＳトランジスタＱ５３ ，Ｑ ５４ により構成される。センスアンプ駆動用電源線φＳＡＰ ，φＳＡＮ は複数個のセンスアンプ部にわたって共通であるから，電源クロックおよびイコライズ回路５は各センスアンプ部ごとに配置しなくても良いが，ＲＡＳの活性時にＶｃｃとφＳＡＰ ，ＶｓｓとφＳＡＮ の電位ができるだけ等しくなるように，各センスアンプ部ごとに配置することが望ましい。」（３頁右下欄下５行～４頁左上欄下２行）

ウ　第４図：ビット線センスアンプの構成を示す図

第５図：ビット線センスアンプ駆動用電源クロックの発生回路およびイコライズ回路の構成を示す図

＜第４図＞＜第５図＞

(2) 上記(1)ア～ウによれば，引用発明のセンスアンプ（第４図）は，そのセンスアンプ活性時に，ＰチャネルＭＯＳトランジスタＱ５１ 及びＮチャンネルＭＯＳトランジスタＱ５２ を介して，電源電圧Ｖｃｃとなるｐチャネル側駆動用電源線φＳＡＰ 及び接地電圧Ｖｓｓとなるｎチャネル側駆動用電源線φＳＡＮ に接続されるものであるから，ｐチャネル側駆動用電源線φＳＡＰ 及びｎチャネル側駆動用電源線φＳＡＮ は，センスアンプ（第４図）に電源を供給しこれを駆動する配線であるとは言えるが，センスアンプを駆動する回路（第５図）に電源を供給する電源線，接地線に相当するものということはできない。そして，引用例（甲１）において，センスアンプを駆動する回路（第５図）に電源を供給するものについては，僅かに第５図において，左上部に位置しＰチャネルＭＯＳトランジスタＱ５１ を介して電源電圧Ｖｃｃにつながる電源線，及び，右上部に位置しＮチャンネルＭＯＳトランジスタＱ５２ を介して接地電圧Ｖｓｓにつながる接地線であることを示唆する配線が記載されているが，二つの配線が略平行に記載されているのみで交差もしておらず，各配線群が具体的にどのような方向にどのような状態で形成されているかは不明であり，これ以外には，センスアンプを駆動する回路に電源を供給する配線についての記載自体がそもそも見当たらない。

以上によれば，引用発明との相違点１に係る構成である電源線および接地線からなる配線群の形成の状態につき，引用発明においては，各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから，相違点１は実質的な相違点であるというべきであるし，かかる引用発明に基づいて，当業者が，上記相違点１についての訂正発明の構成を容易に想到できたものということもできない。

以上によれば，原告主張の取消事由４は理由がない。

(3) 原告の主張に対する補足的説明

ア 原告は，引用発明のｎチャネル側電源線φＳＡＮ とｐチャネル側電源線φＳＡＰ はそれぞれ訂正発明の「接地線」と「電源線」に相当することを前提に，審決の相違点１の判断は誤りであるとの主張をするが，かかる原告の主張は，上記(2)の説示に照らし失当である。

イ　原告は，引用発明のｎチャネル側電源線φＳＡＮ とｐチャネル側電源線φＳＡＰ が「接地線」と「電源線」とは形式的・表現的に異なるとしても，引用発明のｎチャネル側電源線φＳＡＮ とｐチャネル側電源線φＳＡＰ は，非動作時（センスアンプ非活性時）にＶＣＣ ／２の電圧にイコライズされるに過ぎず，これは，訂正発明の作用効果を奏する上で，全く無関係であって，センスアンプ動作時に電源線や接地線として機能する引用発明のｐチャネル側電源線φＳＡＰ とｎチャネル側電源線φＳＡＮ は，それぞれ，実質的に「電源線」や「接地線」である旨主張する。

しかし，センスアンプの非活性時の状態や動作時の状態いかんにかかわらず，上記(2)で説示したとおり，ｐチャネル側駆動用電源線φＳＡＰ 及びｎチャネル側駆動用電源線φＳＡＮ は，センスアンプ（第４図）に電源を供給しこれを駆動する配線であるとは言えるが，センスアンプを駆動する回路（第５図）に電源を供給する電源線，接地線に相当するものということはできないのであるから，原告の上記主張は失当である。

６ 取消事由５（引用発明との相違点２の判断の誤り）について

原告の取消事由５に係る主張は，その内容自体から，取消事由４を前提とするものであることが明らかであるが，上記５に説示したとおり，取消事由４は理由がないのであるから，その余について判断するまでもなく，取消事由５の主張も理由がない。

７ 取消事由６（引用発明との相違点３－１の判断の誤り）について

原告は，審決は，引用発明との相違点３－１を判断する前提として，そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上，仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，引用発明には「多数組」の共通接続配線が開示されているといえるから，これは緻密に組まれていると十分評価できる，また仮にそう評価できないとしても，「多数組」と「緻密」と評価される程の組数とは，境界の明確でない概念であり，結局のところ程度問題であるから，既に複数組の電源線の組が開示されている以上，これを増やすこと自体には何ら困難性はないと主張する。

しかし，前記３，４で説示したとおり，審決の訂正発明に係る「メッシュ状」の文言解釈や引用発明に開示された共通接続配線の組数についての認定に誤りはない。また，上記５に説示したとおり，訂正発明の相違点３－１に係る構成である電源線同士および接地線同士の配線態様につき，引用発明においては，各配線群が具体的にどのような方向にどのような状態で形成されているかがそもそも明らかでないのであるから，相違点３－１は実質的な相違点というべきであるし，かかる引用発明に基づいて，当業者が，相違点３－１についての訂正発明の構成を容易に想到できたものということもできない。

以上によれば，原告主張の取消事由６は理由がない。

８ 取消事由７（引用発明との相違点３－２の判断の誤り）について

原告の取消事由７に係る主張は，その内容自体から，取消事由４を前提とするものであることが明らかであるが，上記５に説示したとおり，取消事由４の主張には理由がないのであるから，その余について判断するまでもなく，取消事由７の主張も理由がない。

９ 取消事由８（引用発明との相違点３－３の判断の誤り）について

原告の取消事由８に係る主張は，その内容自体から，取消事由４及び６を前提とするものであることが明らかであるが，上記５及び７に説示したとおり，取消事由４及び６の主張にはいずれも理由がないのであるから，その余について判断するまでもなく，取消事由８の主張も理由がない。

１０ 取消事由９（引用発明との相違点４の判断の誤り）について

原告の取消事由９に係る主張は，その内容自体から，取消事由４及び６を前提とするものであることが明らかであるが，上記５及び７に説示したとおり，取消事由４及び６の主張にはいずれも理由がないのであるから，その余について判断するまでもなく，取消事由９の主張も理由がない。

１１ 取消事由１０（先願発明の認定の誤り）について

(1) 先願明細書（甲２の1～3）には，以下のア～ウの記載があり，エの内容の記載がなされた図面がある。

ア　「【発明が解決しようとする課題】…従来技術においては，…負荷容量や配線抵抗の増加に伴う充放電時間の遅延に対処することが困難になる。本発明の目的は，このような問題を改善し，高速で動作可能な半導体集積回路技術を提供することにある。

【課題を解決するための手段】上記目的は，選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し，該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される。

【作用】上記手段によって，各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少するため，充放電の時定数を大幅に低減でき…るようになる。」（ 〔甲２の２〕４頁１行～下３行）

イ　「第１図は，本発明の第１の実施例である。この回路は各センスアンプＳＡ内に，センスアンプ駆動用ＭＯＳトランジスタ（ＭＰ４，ＭＮ４）を設け，センスアンプ用電源線をメモリブロック（ＭＡ０～ＭＡｉ）間で接続し共用したものである。この，センスアンプ駆動用ＭＯＳトランジスタの定数はセンスアンプを構成するＭＯＳトランジスタの定数と同程度でよい。…本発明では，センスアンプ用電源線を選択メモリブロック（ＭＡ０）と非選択メモリブロック（ＭＡ１～ＭＡｉ）間で接続し共用しているため，電源線抵抗を小さくできる。このため，センスアンプを構成するトランジスタのソ－ス電圧の上昇が小さくなり，センスアンプを構成するトランジスタが十分オンし，デ－タ線を高速で増幅できる。」（同５頁１１行～６頁１６行）

ウ　「一方，第２図に示すような従来の構造では，センスアンプ用駆動信号線をメモリブロック（ＭＡ０～ＭＡｉ）間で接続し共用できないため，信号線の抵抗が大きくなる。このため，センスアンプを構成するトランジスタのソ－ス電圧が大きく上昇し，センスアンプを構成するトランジスタが十分オンせず，デ－タ線を高速で増幅できなくなる。」（７頁５行～１１行）

エ　第１図（ａ），（ｄ）の回路構成図には，縦に延びる電源線であるセンスアンプ駆動用の電源線は，メモリブロック（ＭＡ０～ＭＡｉ）外の左端，メモリブロック（ＭＡ０～ＭＡｉ）内部の中央及びメモリブロック（ＭＡ０～ＭＡｉ）外の右端，の３組が存在している。

(2) 上記(1)ア～エによれば，先願発明は，センスアンプ群を複数のメモリブロックに対応させて分割し，そのセンスアンプ群毎にセンスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け，これを該メモリブロック（ＭＡ０～ＭＡｉ）間で接続し共用する構成を採用することにより，負荷容量や配線抵抗の増加に伴う充放電時間の遅延という問題を改善し，高速で動作可能な半導体集積回路技術を提供するものと認められる。

したがって，先願発明は，センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け，これを該メモリブロック（ＭＡ０～ＭＡｉ）間で接続し共用するものであるが，そのセンスアンプ駆動用の電源線の組数については，先願明細書（甲２の1～3）中にも，上記(1)エのとおりメモリセルアレイの内部のセンスアンプ駆動用の電源線が１組開示された図面があるに止まり，これ以外に，上記電源線の組数について示唆する記載は何ら見当たらない。

以上によれば，原告主張の取消事由１０は理由がない。

(3)ア 原告は，先願明細書（甲２の２）には，「…選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し，該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより…各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少する…」（４頁９行～１６行）との記載があるから，メモリブロックの内部に，図面上は１組しか電源線対の開示がないとしても「多数組」の電源線対が実質的に開示されているといえると主張する。

しかし，先願明細書には，上記(1)アのように「【課題を解決するための手段】上記目的は，選択信号線によって同時に活性化されるセンスアンプ群を複数のブロックに分割し，該センスアンプ群毎にセンスアンプ駆動用の電源線を選択信号線と交差するように設けることにより達成される。」と記載され，「分割」とはセンスアンプ群を複数のブロックに分けるという意味で使用されており，また「各電源線あたりの負荷容量」の各電源線とは「各電源線あたりの負荷容量」の記載に先行する「上記手段によって」との記載から，センスアンプ群毎のセンスアンプ駆動用の電源線を意味することは明らかであるところ，そのセンスアンプ群毎のセンスアンプ駆動用の電源線が複数のブロック（ｎ）に分割することで構成されるために「各電源線あたりの負荷容量は１／ｎ（ｎ：分割数）に減少する」という作用を得るものと認められるのであるから，上記の「１／ｎ（ｎ：分割数)」のｎは，メモリセルアレイの内部のセンスアンプ駆動用の電源線の組数に結びつくものではなく，分割されたメモリブロック及びセンスアンプ群のブロック数を意味するに過ぎないと解するのが相当である。

以上によれば，原告の上記主張は採用することができない。

イ　原告は，メモリセルアレイがサブアレイに分割され，サブアレイとサブアレイの間にデコーダやセンスアンプ等が含まれている場合であっても，全体としてメモリセルアレイがアレイ状に配置されていれば，その領域はメモリセルアレイといえるから，先願明細書の第３図に記載された全ての領域がアレイの領域であると主張する。

しかし，先願発明は，上記(1)アに記載されるように，選択信号線によって活性化されるセンスアンプ群が複数のメモリブロックに分割されるものであるから，メモリブロックの外側にセンスアンプ群が配置されているということはできないし，デコーダについても，その位置について先願明細書の発明の詳細な説明に何ら記載がなされていないことに照らすと，同明細書（甲２）の第１図はあくまで模式的な記載に過ぎないと見るのが自然である。また，先願明細書（甲２）の第３図を見ても，少なくとも「周辺回路」，「メインアンプ」，「パッド群」及び「ＳＨＲ・ＰＣ」と記載された部分はアレイの領域ということはできないから，この部分においても電源線，接地線の配線群がつながっているとみることはできない。以上によれば，原告の上記主張は採用することができない。

１２ 取消事由１１（先願発明との相違点３の判断の誤り）について

原告は，審決は，先願発明との相違点３を判断する前提として，そもそも「メッシュ状」を緻密に組まれているという意味に誤って限定解釈している上，仮に「メッシュ状」を「緻密に組まれている」と解釈できたとしても，先願発明は，メモリブロックの内部に「多数組」の電源線対が実質的に開示されているといえるから，これは緻密に組まれていると十分評価できるし，仮にそう評価できないとしても「多数組」と「緻密」と評価される程の組数とは，境界の明確でない概念であり，結局のところ程度問題であるから，既に複数組の電源線の組が開示されている以上，先願発明との相違点３は実質的なものではないと主張する。

しかし，前記３で説示したとおり，審決の訂正発明に係る「メッシュ状」の文言解釈に誤りはないし，また，前記１１で説示したとおり，先願発明は，センスアンプ駆動用の電源線をセンスアンプの選択信号線に交差するように設け，これを該メモリブロック（ＭＡ０～ＭＡｉ）間で接続し共用するものであるが，メモリセルアレイの内部のセンスアンプ駆動用の電源線はせいぜい１組開示されているに過ぎないのであるから，このような先願発明が，訂正発明の相違点３に係る構成である電源線同士および接地線同士のメッシュ状の構成と実質的に同一ということはできない。

以上によれば，原告主張の取消事由１１は理由がない。

１３ 取消事由１２（先願発明との相違点４の判断の誤り）について

原告の取消事由１２に係る主張は，その内容自体から，取消事由１１を前提とするものであることが明らかであるが，上記１２に説示したとおり，取消事由１１の主張には理由がないのであるから，その余について判断するまでもなく，取消事由１２の主張も理由がない。

１４ 結語

以上によれば，原告主張の取消事由１は理由があることになるから，審決は違法として取消しを免れない。よって，原告の本訴請求はこれを認容することとして，主文のとおり判決する。